在過去的六十年，摩爾定律（Moore’s Law）是晶體管尺寸縮小、晶體管集成和降低成本的驅動力。但是電子系統，比如智能手機、無人駕駛汽車、類人機器人，則不僅僅包含晶體管和ICs。ICs摩爾定律（Moore’s Law for ICs）將電子信息產業引導成長為萬億美元產業，但是ICs摩爾定律（包括約每兩年就增加晶體管集成度、降低成本）由于量子隧穿效應等因素，即將到達物理極限。因此，美國佐治亞理工學院（Georgia Tech）的Rao R. Tummala教授認為，封裝摩爾定律（Moore’s Law for Packaging）在短期內，至少于降低成本方面，將會替代ICs摩爾定律（Moore’s Law for ICs）。降低晶體管尺寸（即晶體管縮放比例）以及它們的互連和集成度是ICs摩爾定律的基礎；而有源、無源系統元件的尺寸減小，及其互連和集成度增加，亦可成為封裝摩爾定律的基石。
ICs摩爾定律預測了每18-24個月晶體管數量增加一倍（圖1a），與此同時成本也隨之降低。因此，Prof. Tummala提出封裝摩爾定律趨勢也類似。其中，互連由計算系統（邏輯和存儲器）驅動。模擬人腦的人工智能時代的到來，也是封裝摩爾定律的另一驅動力。
目前，封裝摩爾定律最先進的是基于晶圓的硅封裝（Silicon Packaging）。但是硅基封裝有著諸多限制，如材料、基體、互連及系統。在材料層面，Si基封裝的電損耗和介電常數很高。在互連層面，Si基封裝的電容和電阻很大，導致RC延遲較大。此外，Si基封裝的在成本層面上與摩爾定律不兼容，而成本對于ICs摩爾定律而言是定律延續的基礎。在系統層面，與ICs完美兼容的Si中介層（Si-Interposer）與基板（Boards）完全不兼容，需要額外的封裝，因此使得系統級互連長度增加。
圖1 （a）ICs摩爾定律 （b）晶體管柵長與制造成本的關系
在過去60年，ICs摩爾定律被事實證明是精準的，且被作為半導體產業的R&D目標。但是，在晶體管尺寸減小方面，由于量子效應，當減小至分子級尺寸時，電子隧穿效應會導致短路。這是ICs摩爾定律的極限，被稱之為“摩爾定律終結的開始”（下一個10年內即將發生）。在成本方面，摩爾第二定律指出，在給定尺寸的晶片上，隨著節點到節點之間每單位面積晶體管的數量的增長，每個晶體管的制造成本會下降。而半導體產業已得出結論是，當晶體管柵長低于14nm時，單個晶體管的制造成本鮮有降低，反而隨著柵長繼續減小而有所增長（圖1b）。
封裝摩爾定律的概念（圖2a）可以從1960年代后期出現的雙列直插式（DIP）封裝形式開始解釋：DIP的I/Os數<16，隨后出現的外圍四方扁平封裝（QFP）的I/Os數達到64-304，而后在1980和1990年代，陶瓷封裝的I/Os數已經分別達到了121和1000。但是這個時期的陶瓷封裝有諸多限制，如厚膜粘貼技術中100μm的線寬和過孔，限制了I/Os數的繼續增加。此外，陶瓷的高介電常數和低電導率（共燒金屬如W，Mo或Ag-Pd）也限制了陶瓷封裝的性能，雖然后期出現的LTCC技術部分地解決了這些局限性，特別是在頂部制作了類似于重布線層（Redistribution Layer，RDL）的薄膜布線。這些局限性促進了有機層壓封裝的發展，包括薄膜材料積層及工藝技術，可以使I/Os數超過5000。當前，大幅提高I/Os數的唯一辦法是基于晶圓的硅封裝，其I/Os可達到200,000個。
圖2 （a）I/Os封裝摩爾定律（b）封裝類型演進伴隨著單位面積成本降低
與ICs摩爾定律類似，成本對于封裝摩爾定律也是一個重要因素。圖2b展示了各個封裝類型節點演進伴隨著單位面積成本的降低趨勢（1980-2020），其中唯一的例外是硅中介層，其成本是封裝摩爾定律預測值的3-5倍，而佐治亞理工學院和其工業合作方共同研發的玻璃面板封裝（Glass Panel Packaging）的成本是符合封裝摩爾定律預測趨勢的。
2010年后出現的兩種封裝形式：硅封裝互連（Silicon Package Interconnections）及嵌入式封裝互連（Embedded Package Interconnections）。
硅封裝是最先進的多芯片封裝，I/Os數可達200,000個，延續了IBM在1990年代的”100-chip”的多芯片陶瓷封裝的概念，沿用了同樣的功率分配、信號傳輸、芯片背面散熱、倒裝芯片組裝技術。除此之外，還新開發了兩個關鍵技術：硅通孔（TSV）和RDL。博世（Bosch）在高帶寬存儲產品中的TSV制造工藝將TSV與硅中介層的整合度提升到了相當成熟的水平。RDLs是后段制程BEOL（Back End of Line）工藝前身的重組；與有機封裝或陶瓷封裝相比，BEOL的制造設備是Si中介層能實現高I/Os數的重要因素。
目前，Intel在EMIB （Embedded Multi-Die Interconnect Bridge）中采用了2μm線寬的Si中介層，而AMD的HBM（High Bandwidth Memory）中的GPU（Graphics Processing Unit）則是采用了1μm線寬，Xilinx在其FPGA（Field Programmable Gate Array）應用中的線寬<0.5μm。AMD對外宣稱其Radeon Fury器件的GPU裸片（尺寸596 mm2）的I/Os達到了190,000個，與Xilinx在其Virtex-7 2000T FPGA產品中的I/Os數處于相同數量級。
嵌入式封裝意味著芯片是嵌入/埋入到封裝體或板內，且嵌入的ICs之間的互連則可通過晶圓BEOL工具或封裝工具來實現。圖3a展示了從晶圓級（WLP）、芯片級封裝（CSP）到晶圓級扇出型封裝（WLFO，如eWLB、InFO）、面板級封裝（PLP）技術的I/Os演變進程。英飛凌（Infineon）是第一家推出面向射頻和模擬應用的晶圓扇出封裝（Wafer Fan-Out，WFO）的公司，而臺積電TSMC于2016年為Apple iPhone 7引入了首個大批量嵌入式晶圓扇出封裝（eWFO），即集成型扇出（InFO），見圖3b；當前InFO中約1cm2面積的應用處理器中凸點間距（Bump Pitch）為80μm。
圖3 （a）從晶圓級封裝（WLP）到面板級封裝（PLP）的I/Os演化趨勢
（b）臺積電TSMC在iPhone 7中的eWFO封裝
WFO封裝的I/Os數和終端應用場合都在增長，但是也存在著一系列的技術限制，如裸片放置精度、裸片位置漂移、塑封化合物收縮、晶圓翹曲、大尺寸封裝的板級可靠性、多芯片的可修復性、散熱、>15mm尺寸封裝的高成本等。面板扇出（Panel-Fanout）技術的開發就是為了在有機、無機層壓板的層面上解決上述部分技術限制，比如佐治亞理工學院推出的玻璃面板嵌入（Glass Panel Embedding，GPE）技術及三星的iCube技術。
1、擴展Si封裝互連；
2、開發大面板、低電容和低電阻的無機玻璃面板嵌入式（GPE）封裝；
3、開發無需塑封化合物和組裝的面板嵌入技術；
4、發展光電互連技術。
5、大力發展TGV（玻璃通孔技術）、TCV（陶瓷通孔技術）等互聯技術
